검증 기능 향상

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Aldec의 Active-HDL 최신 릴리스는 IEEE 1076-2019 보호 검증 유형을 지원하므로 엔지니어는 검증을 위한 데이터 구조 구성을 단순화하고 추상화할 수 있습니다.

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NV, Henderson – 2022년 3월 29일  FPGA 및 ASIC 설계를 위한 혼합 HDL 언어 시뮬레이션 및
하드웨어 지원 검증의 선구자인 Aldec, Inc. 는 Active-HDL ™, 버전 13.0으로 VHDL의 검증 기능을 향상시킵니다.

이 최신 릴리스는 제네릭이 있는 VHDL-2019 보호 유형, 보호 유형의 합성, 보호 유형의 개체에 대한 포인터 및 보호 유형이 있는 합성에 대한 지원을 도입합니다.

보호된 유형은 VHDL-2002에서 도입되어 클래스와 유사한 객체(C++의 클래스와 유사)를 생성할 수 있게 되었으며 나중에 VHDL-2008의 공유 변수에 필요하게 되었습니다. 

VHDL-2019에서는 고급 데이터 구조가 필요한 복잡한 테스트벤치 생성에 필수적인 새로운 사용 모델을 처리하기 위해 보호된 유형의 기능이 크게 향상되었습니다.

보호된 유형은 기능 적용 범위, 무작위 테스트 생성, 메시징, 통합 오류 보고 및 메모리 모델, FIFO 및 스코어보드와 같은 검증 데이터 구조를 생성하기 위한 강력한 메커니즘입니다.

또한 엔지니어는 다중 센서 데이터 집계에 사용되는 SoC FPGA를 검증하는 데 이상적인 여러
AXI4 메모리 매핑 외부 주변기기 간에 단일 메모리를 공유하기 위해 엔티티 인터페이스에서 보호된 유형을 사용할 수 있습니다.

Aldec의 마케팅 이사인 Louie De Luna는 “VHDL은 SystemVerilog의 인기에도 불구하고 여전히 VHDL 기반 설계에 대한 최고의 검증 언어입니다. 

“VHDL-2019를 통해 이 언어는 전체 VHDL 사용자 커뮤니티의 모든 노력 덕분에 매우 유능한 검증 언어로 발전했습니다.  검증

다른 VHDL 개정판과 달리 VHDL-2019는 사용자가 요청하고 순위를 매기고 조사하고 작성했으며 VHDL 커뮤니티에서 투표했습니다. 

모든 도구 공급업체는 디자인 커뮤니티가 원하는 것에 귀를 기울일 의무가 있으며 사용자가 VHDL-2019의 기능을 최대한 활용할 수 있도록 제품 개선에 응답하게 된 것을 기쁘게 생각합니다.”

Active-HDL 정보

Active-HDL™은 팀 기반 환경을 위한 Windows® 기반 통합 FPGA 설계 생성 및 시뮬레이션 솔루션입니다. 

Active-HDL의 통합 설계 환경(IDE)에는 FPGA 설계의 신속한 배포 및 검증을 위한 전체 HDL 및 그래픽 설계 도구 모음과 RTL/게이트 레벨 혼합 언어 시뮬레이터가 포함되어 있습니다.

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알덱 소개

1984년에 설립된 Aldec은 전자 설

계 검증의 업계 리더이며 RTL 설계, RTL 시뮬레이터, 하드웨어 지원 검증, SoC 및 ASIC 프로토타이핑, 설계 규칙 검사, CDC 검증, I
P 코어, 고성능을 포함한 특허 기술 제품군을 제공합니다.

컴퓨팅 플랫폼, 임베디드 개발 시스템, 요구 사항 수명 주기 관리, DO-254 기능 검증 및 군사/항공 우주 솔루션.

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